Una vista dal Summit di RISC-V
Ci sono stati due annunci da Sistemi IAR a sostegno della creazione di un robusto ecosistema per RISC-V. Il primo era con il provider IP, SiFive, collaborare per portare gli strumenti del compilatore e del debugger dell'ex all'IP del core del processore configurabile.
Si prevede che l'integrazione di strumenti e IP supporterà gli sviluppatori nella fornitura di prodotti e nell'incremento dell'implementazione dell'architettura aperta e libera dell'insieme di istruzioni (ISA).
Anders Holmberg, Chief Strategy Officer, IAR Systems, ha affermato che l'obiettivo è aiutare gli sviluppatori a incrementare la produttività e concentrarsi sull'innovazione. "SiFive è leader nell'IP core RISC-V commerciale e la nostra toolchain IAR Embedded Workbench è la toolchain più utilizzata per la creazione di applicazioni embedded", ha affermato. L'accento è posto su strumenti di sviluppo e silicio personalizzati scalabili ed efficienti per soddisfare i carichi di lavoro di elaborazione.
IAR Embedded Workbench per RISC-V sarà disponibile a metà del 2019. La toolchain afferma di offrire "qualità, dimensioni e velocità del codice leader" e un debugger integrato con supporto per il debugging di hardware e simulatore.
La società di software ha anche annunciato una partnership con il provider IP della CPU, Andes, per supportare i core RISC-V dell'azienda, AndesCore N25 (F) / NX25 (F) e A25 / AX25, in IAR Embedded Workbench per RISC-V. La prima versione sarà disponibile a metà 2019. L'estensione dell'istruzione AndeStar V5 e le funzionalità di personalizzazione dell'istruzione Andes Custom Extension (ACE) saranno accoppiate con Workbench per massimizzare la velocità del codice e ridurre al minimo la dimensione del codice per i core RISC-V.
Automazione e calcolo in tempo reale
Sono state annunciate l'ultima versione della sua suite di strumenti e un nuovo core EOSC-V ottimizzato per Linux e l'elaborazione in tempo reale Codasip.
La sua suite di strumenti Studio 8 consente agli sviluppatori di scrivere una descrizione di alto livello di un processore e sintetizza automaticamente il design (nella foto).
"Poiché le specifiche ISA RISC-V si evolvono e aggiungono un numero sempre crescente di estensioni opzionali dell'architettura, una metodologia di progettazione del processore che consenta un'esplorazione architettonica rapida e la creazione semplificata di RTL facilmente implementabile diventa essenziale", ha osservato Chris Jones, Vice President of Marketing presso Codasip. "Ciò di cui c'è bisogno è un linguaggio di descrizione del processore di alto livello ottimizzato per RISC-V", ha aggiunto, introducendo la suite di strumenti.
La descrizione del processore è scritta in Codal, un linguaggio di descrizione dell'architettura, e quindi RTL del progetto, banco di prova, modelli di piattaforma virtuale e kit di sviluppo del software del processore (compilatore C / C ++, debugger, profiler) vengono automaticamente sintetizzati. La metodologia riduce il tempo speso a mantenere un kit di sviluppo software completo (SDK) utilizzando un modello di processore accurato (IA) in Codal to Time che altrimenti sarebbe necessario per mantenere un SDK completo e l'implementazione è significativamente ridotta grazie alla metodologia che utilizza un modello di processore accurato dell'istruzione (IA) in CodAL per la generazione di SDK e un modello accurato del ciclo per l'implementazione.
Nuove funzionalità e funzionalità per la suite di strumenti di ottava generazione includono il supporto per un debugger LLVM e OpenOCB, ambienti di sviluppo integrati (IDE) Studio / CodeSpace basati su Eclipse Oxygen e più console interattive e miglioramenti alle suite di test e alla verifica per supportare RISC definito dall'utente -V estensioni.
La società ha anche introdotto il processore Bk7 a 64 bit, aggiungendo alla famiglia Bk. Ha una pipeline a sette stadi con previsione delle filiali, unità di gestione della memoria completa (MMU) opzionale con supporto di indirizzamento virtuale per sistemi operativi come Linux, estensioni standard RISC-V diffuse e interfacce esterne standard del settore.
È il processore ad alte prestazioni della società fino ad oggi ed è personalizzabile per gli sviluppatori per aggiungere istruzioni, registri o interfacce.
Studio 8 e il processore Bk7 saranno generalmente disponibili nel primo trimestre del 2019, con accesso immediato ai clienti selezionati immediatamente.
Microchip ha annunciato che sta aggiungendo quella che ritiene essere la prima architettura FPC SoC RISC-V del settore al suo ecosistema Mi-V. Gli FPGA combinano FPGA PolarFire di microsemiconduttori e un sottosistema di microprocessore basato sul RISC-V ISA.
In vista del vertice, il Linux Foundation ha annunciato la sua collaborazione con la Fondazione RISC-V per accelerare lo sviluppo open source e l'adozione dell'ISA RISC-V.